[Design Compiler 작업 흐름] 2. Design 파일 읽기

2. Design 파일 읽기

: 개발한 Verilog 혹은 VHDL 파일과 .sdc 파일 등을 읽어 들이는 단계이다.

 

1) 해당 단계를 위해 알아야 할 정보

read_file : 베릴로그 파일을 읽는 명령어

("read_file -format verilog" 명령어는 "read_verilog" 명령어와 같은 역할을 한다.)

기본적으로 "read_file = analyze + elaborate" 처럼 쓰인다.

 

analyze : Top HDL 소스 파일을 읽는 명령어이다. 파일의 에러를 확인하는 명령어이다.

 

analyze 명령어의 옵션

 

elaborate : Top HDL 소스 파일을 읽는 명령어이다. 파일의 에러를 확인하는 명령어이다.

elaborate 명령어의 옵션

 

PS. read_file과 analyze & elaborate 명령어의 다른 점

 

 

명령어끼리의 비교

 

2) 해당 단계를 수행하는 Design Compiler 명령어 (Code)

set rtl_all "./\$top_module_name.v"


foreach rtl_file \$rtl_all {
    analyze -format verilog -lib WORK \$rtl_file
}
elaborate \$top_module_name -lib WORK

 

current_design \$top_module_name

 

read_sdc "./\$top_module_name.sdc"

 

 

foreach문은 TOP 모듈에 추가된 HDL 파일을 하나씩 가져와서 WORK 라이브러리에 추가해준다.

이후 모든 하위 모듈들을 라이브러리에 넣었다면 다시 Current_design을 Top 모듈로 지정해준다.

 

 

PS. read_file 명령어와 analyze, elaborate 명령어에 대해서는 세부적으로 구분하기 어려워 추후 알게되면 추가 수정할 계획이다.